دانلود مقاله طراحی مبتنی بر CNTFET در سلول دینامیکی فول ادر سه گانه
تعداد کلمات فایل انگلیسی:3380کلمه 5صفحه pdf
تعداد صفحات فایل ترجمه:11صفحه word فونت14 Arial
چکیده
این مقاله یک طراحی مبتنی بر CNTFET جدید را در سلول فول ادر سه گانه پیشنهاد داده و از روش منطقی دینامیکی استفاده می کند. روش TFA پیشنهادی مبتنی بر معماری CMOS سنتی طراحی شده و با طبیعت ذاتی باینری (0و1) درک شده و در سیگنال حامل ورودی قرار می گیرد. از این رو ولتاژ در خروجی مدار دینامیک قرار گرفته و روی یک خازن پارازیتی ذخیره شده و یک نگه دارنده سه گانه در آن استفاده شده که به منظور کاهش مسائل شارژ اشتراکی، مطرح می گردد. سلول TFA پیشنهادی با استفاده از شبیه ساز HSPICE ارزیابی شده و با مدل CNTFET 32 نانومتری و در شرایط تست متفاوت و ولتآژ های تامین توان متفاوت، مطرح می گردد. طراحی پیشنهادی با بافر خروجی بهبودهای رضایت بخشی را در زمینه سرعت ، پراکندگی توان و قابلیت های رانش داشته و با در نظر گرفتن سلول های پیشرفته TFA همراه است. در 9/0 ولت، سلول TFA پیشنهادی نشان دهنده 78% کاهش در تاخیر توان تولیدی است که در مقایسه با CNTFET مبتنی بر سلول TFA بیان شده و اخیرا در این مقاله مورد بحث قرار گرفته است.
مقدمه
کاهش تدریجی طول گیت فیزیکی ( سایزمربوطه) در فناوری CMOS جریان عمیق تر در مقیاس های نانو، منجر به چالش های بحرانی متفاوت و موارد قابلیت اطمینان در پدیده های فیزیکی و محدودیت های تکنولوژیکی مثل تاثیر کانال کوتاه افزایش یافته و کنترل گیت کاهش یافته و جریان نشتی با رشد نمایی و تغییرات بزرگ تر و پاشندگی توان بالا و …. شده که با کاهش پتانسیل برای عملکردهای موثر انرژی در آینده نزدیک همراه است[1]. برای در نظر گرفتن این دشواری ها، دانشمندان و محققان روی فناوری های جایگزین جدید کار کرده و فناوری CMOS قراردادی را جانشین آن می کند[2]. فناوری های جدید شامل ترانزیستور اثر میدان نانوتیوب کربن (CNTFET)، ترانزیستور الکترون تکی، دستگاه های بدنه FinFET و سیلیکون روی عایق، می باشد[3]. در میان این موارد، CNTFET بسیار عملکرد خوب و فوق العاده در ساختار باند 1-D منحصر به فرد داشته که با عملکردهای انتقال بالیستیک و ویژگی های جریان OFF پایین همراه است و قادر به عملکردهای بالا و طراحی های توان پایین می باشد[3-6].
CNTFET-Based Design of Dynamic Ternary Full Adder cell
Abstract— This paper proposes a novel CNTFET-based design of ternary full adder (TFA) cell using dynamic logic style. The proposed TFA is designed based on the conventional CMOS architecture with utilization of inherent binary nature (0, 1) of input carry signal. Since voltage at the output of the dynamic circuit is stored on a parasitic capacitance, a ternary keeper is used in order to alleviate charge sharing problems. The proposed TFA cell is evaluated using HSPICE simulator with 32nm Stanford CNTFET model in various test conditions and at different power supply voltages. The proposed design with output buffer achieves significant improvements in terms of speed, power dissipation and driving capability with respect to other state-of-the-art TFA cells. At 0.9 V, the proposed TFA cell shows 78% reduction in power delay product in comparison to a CNTFET based TFA cell, recently proposed in the literature.
- INTRODUCTION
Scaling down the physical gate length (feature size) of current CMOS technology deeper in nano scales causes various critical challenges and reliability issues in terms of physical phenomena and technological limitations, such as increased short channel effects, reduced gate control, exponentially rising leakage current, larger process variations and high power dissipation etc, which will reduce its potential for energy-efficient applications in near future [1]. To handle these difficulties, scientists and researchers are working towards new alternative technologies to replace conventional CMOS technology [2]. New technologies include the carbon nanotube field effect transistor (CNTFET), single electron transistor, ultrathin body devices FinFETs and silicon-on-insulator [3]. Among these, CNTFET is very promising and superior in view of unique 1-D band structure, ballistic transport operation and low OFF-current properties enabling high- performance and low power design [3-6]
کد:1-12480
دانلود رایگان فایل انگلیسی:
رمز فایل:www.downloadmaghaleh.com
دانلود مقاله دات کام 
توضیحات محصول
دانلود مقاله طراحی مبتنی بر CNTFET در سلول دینامیکی فول ادر سه گانه
تعداد کلمات فایل انگلیسی:3380کلمه 5صفحه pdf
تعداد صفحات فایل ترجمه:11صفحه word فونت14 Arial
چکیده
این مقاله یک طراحی مبتنی بر CNTFET جدید را در سلول فول ادر سه گانه پیشنهاد داده و از روش منطقی دینامیکی استفاده می کند. روش TFA پیشنهادی مبتنی بر معماری CMOS سنتی طراحی شده و با طبیعت ذاتی باینری (0و1) درک شده و در سیگنال حامل ورودی قرار می گیرد. از این رو ولتاژ در خروجی مدار دینامیک قرار گرفته و روی یک خازن پارازیتی ذخیره شده و یک نگه دارنده سه گانه در آن استفاده شده که به منظور کاهش مسائل شارژ اشتراکی، مطرح می گردد. سلول TFA پیشنهادی با استفاده از شبیه ساز HSPICE ارزیابی شده و با مدل CNTFET 32 نانومتری و در شرایط تست متفاوت و ولتآژ های تامین توان متفاوت، مطرح می گردد. طراحی پیشنهادی با بافر خروجی بهبودهای رضایت بخشی را در زمینه سرعت ، پراکندگی توان و قابلیت های رانش داشته و با در نظر گرفتن سلول های پیشرفته TFA همراه است. در 9/0 ولت، سلول TFA پیشنهادی نشان دهنده 78% کاهش در تاخیر توان تولیدی است که در مقایسه با CNTFET مبتنی بر سلول TFA بیان شده و اخیرا در این مقاله مورد بحث قرار گرفته است.
مقدمه
کاهش تدریجی طول گیت فیزیکی ( سایزمربوطه) در فناوری CMOS جریان عمیق تر در مقیاس های نانو، منجر به چالش های بحرانی متفاوت و موارد قابلیت اطمینان در پدیده های فیزیکی و محدودیت های تکنولوژیکی مثل تاثیر کانال کوتاه افزایش یافته و کنترل گیت کاهش یافته و جریان نشتی با رشد نمایی و تغییرات بزرگ تر و پاشندگی توان بالا و …. شده که با کاهش پتانسیل برای عملکردهای موثر انرژی در آینده نزدیک همراه است[1]. برای در نظر گرفتن این دشواری ها، دانشمندان و محققان روی فناوری های جایگزین جدید کار کرده و فناوری CMOS قراردادی را جانشین آن می کند[2]. فناوری های جدید شامل ترانزیستور اثر میدان نانوتیوب کربن (CNTFET)، ترانزیستور الکترون تکی، دستگاه های بدنه FinFET و سیلیکون روی عایق، می باشد[3]. در میان این موارد، CNTFET بسیار عملکرد خوب و فوق العاده در ساختار باند 1-D منحصر به فرد داشته که با عملکردهای انتقال بالیستیک و ویژگی های جریان OFF پایین همراه است و قادر به عملکردهای بالا و طراحی های توان پایین می باشد[3-6].
CNTFET-Based Design of Dynamic Ternary Full Adder cell
Abstract— This paper proposes a novel CNTFET-based design of ternary full adder (TFA) cell using dynamic logic style. The proposed TFA is designed based on the conventional CMOS architecture with utilization of inherent binary nature (0, 1) of input carry signal. Since voltage at the output of the dynamic circuit is stored on a parasitic capacitance, a ternary keeper is used in order to alleviate charge sharing problems. The proposed TFA cell is evaluated using HSPICE simulator with 32nm Stanford CNTFET model in various test conditions and at different power supply voltages. The proposed design with output buffer achieves significant improvements in terms of speed, power dissipation and driving capability with respect to other state-of-the-art TFA cells. At 0.9 V, the proposed TFA cell shows 78% reduction in power delay product in comparison to a CNTFET based TFA cell, recently proposed in the literature.
Scaling down the physical gate length (feature size) of current CMOS technology deeper in nano scales causes various critical challenges and reliability issues in terms of physical phenomena and technological limitations, such as increased short channel effects, reduced gate control, exponentially rising leakage current, larger process variations and high power dissipation etc, which will reduce its potential for energy-efficient applications in near future [1]. To handle these difficulties, scientists and researchers are working towards new alternative technologies to replace conventional CMOS technology [2]. New technologies include the carbon nanotube field effect transistor (CNTFET), single electron transistor, ultrathin body devices FinFETs and silicon-on-insulator [3]. Among these, CNTFET is very promising and superior in view of unique 1-D band structure, ballistic transport operation and low OFF-current properties enabling high- performance and low power design [3-6]
کد:1-12480
دانلود رایگان فایل انگلیسی:
رمز فایل:www.downloadmaghaleh.com